數字電路設計
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數字電路設計范文第1篇
中圖分類號：TN79 文獻標識碼：A 文章編號：1674-098X（2013）01（a）-00-02
隨著科學技術的飛速發展，新的電子產品和器件層出不窮，21世紀顯然已經成為了信息化和數字化的時代。數字地球、數字商場、數字化生存、數字服務等概念早就成為人們生活中屢見不鮮的名詞，當前人們日常交往中的很多方面都與數字聯系得越來越緊密，比如每一個人的QQ號、身份證號、手機號、IP地址等等都在廣泛的數字化。數字已經不再是傳統意義上的1、2、3、5…，它們已經成為了區分標示和進行社會管理的重要載體?，F在和今后，我們的生活都在進一步進行數字符號化，我們需要的資料和存儲的信息都會用這些簡單的數字傳遞復雜的內容，這一系列看似簡單的數字承載了我們學習、工作和生活中的很多方面。這些任務的承擔都必須以數字電路為根本進行數據信息的采集、分析、區分和處理，從而轉化成影響著我們現實社會的數字電路信息符號?，F在，數字電路已經十分廣泛的深入到社會中的各個領域。近年來，科學技術的突飛猛進引發了很多行業深刻的變革和翻天覆地的變化，數字信息行業在很多方面都處在科學技術發展的前端，其中顯而易見的是數字電子科學技術，在科學大發展大繁榮的浪潮中，數字電子科學技術得到狂飆式的發展，當前毫無疑問已經成為了發展最快和影響力最大的學科之一。數字邏輯器件從20世紀60年代以小規模集成電路為主發展到當前的中、大規模集成電路，甚至是超大規模的集成電路。數字邏輯器件的不斷發展和應用更新，勢必會推動著整個數字電路的繼續前進。
1 數字電路的噪訊干擾處理
在數字電路中我們會經常采用布爾代數的數學方法，用來描述事件之間相互的邏輯關系。和一般普通代數層面中的變量不一樣，邏輯變量則是用來描述邏輯關系中的二值變量，即用1和0這兩個值來表示對立的邏輯狀態。數字電路依照0和1的穩定情況來作為運算基礎，所以這其中就會存在噪訊界限。相對于模擬電路而言，數字電路有著非常強大的噪訊。數字電路中，數字信號因為與電流變化中磁數變化的誘導電壓的影響，電流變化就會在某個地方形成了噪訊的產生地，這又與電路長度、回路的面積息息相關。數字信號轉變時會帶來過渡性的電路，進而帶動導體產生噪訊電壓，再加上噪訊電流的流動會容易造成數字電路的誤動作。電路的阻抗越高受到外部噪訊干擾就越容易，對抗噪訊的干擾除了控制噪訊電壓以外，還應該加大結合阻抗，同時減少輸入阻抗。數字IC中如果空端子表現出open的狀態就會使阻抗變高，這進而又會導致數字電路極容易受到噪訊的誤動作干擾。所以，數字IC的空端子需要連接電阻與電源。多層板信號線的阻抗，因為導線系設在背景的表面上，所以也可以減低阻抗的效果。
2 數字技術與模擬技術的融合
因為LSI和IC本身的高速化，為了能夠使機器能夠同時達到正常運行的目標，所以這就難免會使得技術的競爭越來越激烈。盡管系統構成的電路不一定有clock的設計，但是毋庸置疑的是系統是否可靠必須要考量到選用電子組件、電路設計和成本、封裝技術、防止噪訊產生、防止噪訊外漏等綜合因素上。數字或模擬電路的極其小型化、多功能化、高速化會使得小功率信號與大功率信號、低輸出阻抗與高輸出阻抗、小電流與大電流等問題常常會在同一個密封密度的電路板中出現，設計人員置身于這樣的環境就將面對如此高難度和富有設計思維的挑戰。比如，十分穩定的電路和吵雜的電路相依時，一旦沒有把噪訊侵入到十分穩定的電路對策看做成設計的重點，那么事后盡管進行很多次設計也將難免會陷入無解的局面。又如，假設將小型的模擬信號增幅后，利用10bitA/D的數字轉換器轉換成數字信號，但是就因為分割輻寬是4.9 mV，但是要把該電壓的level正確的讀取出來就不會是一件容易的事情，很多事情就會使得超過10bit的A/D轉換器陷入了不能正常順利運行的困境。
3 數字集成電路的選擇
基本門電路是由簡單的分離元件構成，雖然設計起來比較容易簡單，但是運行和反映的速度很多時候相對較慢，負載承受的能力也較差，電氣的性能也有待進一步提高。目前使用得最為廣泛則是數字集成電路。其優點是：體積較分立元件設備小幾百倍；抗干擾能力強；故障率和功耗率都很低，輸出電阻低；輸出特性好；穩定性強。數字集成電路中又以是CMOS和TTL系列電路這兩種為主。CMOS系列器件的工作電壓在3～18 V之間，TTL系列的工作電壓是5 V，所以CMOS電路的工作范圍相對較廣，其噪聲的容限也較大，所需要消耗的功率相對較低。盡管CMOS的電路輸入端進行了保護電路的設置，但是因為限流電阻的尺寸有限和保護二極管，這就會難免使得其承受的脈沖功率和靜電電壓受到限制。CMOS電路在運輸、組裝和調試中因為不可避免的會接觸到靜電和高壓的物件，所以要保護好輸入的靜電。此外，CMOS還會產生電路鎖定效應，為了安全和方便的使用，人們一直在致力于從設計和制造上排除鎖定效應的研究。因為，集成電路的要求都比較高，需要先進行芯片的設計和程序的編制，但是更多的時候在使用現成數字電路中進行了簡單的分析，這是非常不夠的。專用的集成電路是一種新型的邏輯器件，因為其具有靈活性和通用性的特點，所以成為了對數字系統進行設計和研制的首選器件?？偟膩碚f，數字電路在今后的發展中還有廣闊的空間，但是其基礎知識不會發生改變，如何進行進一步的改進，這就迫切需要新型的數字人才去發現并改進當中不大完善的地方，完善和彌補電路中的每一個缺點和不足，使得當中各個部分和環節都能發揮最大的作用。
4 數字電路系統設計
數字電路設計是從原理方案出發，把整個系統按照一定的標準和要求劃分成若干個單元電路，將各個單元電路間的連接方式和時序關系確定下來，在這個前提下進行數字電路系統的實驗，最終完成總體電路。數字系統結構由時基電路、控制電路、子系統、輸出電路、輸入電路五部分構成，當中數字系統的核心是控制系統。數字電路系統的設計有分析系統要求、設計子系統、系統組裝和系統安裝調試等步驟組成。數字電路系統的設計也不是一次兩次就能完成，需要設計人員進行反復的調試和探究，通過自上而下的設計方法和自下而上的設計方法進行數字系統的設計，依托RTL傳輸語言等常用工具完成。數字電路系統設計包含了很多問題，比如，電路的簡化可能會使得電路性能降低，但是電路性能指標提升難免會以犧牲電路簡化為條件。所以，數字電路系統的設計過程有很多因素需要考慮和兼顧。
5 數字電路的抗干擾措施
在利用TTL或CMOS這兩種邏輯門電路作為具體的對象進行設計時，還需要注意到下面幾個問題。
5.1 多余端的處理
數字集成邏輯門電路在正常的使用時是不允許多余端懸空的，不然就極有可能十分容易的把干擾信號引入到數字電路中。所以，在數字電路的設計中，針對多余端的處理，我們則是按照不改變數字電路的正常工作狀態以及確保其性能穩定和可靠為基本原則。
5.2 去耦合濾波器
數字電路一般都是由多數片邏輯門電路組成，他們供電則來自于公共的直流電源。所以，這種電源并不是很理想的，很多時候是依靠整流穩壓的電路進行供電，所以也會存在一定程度的內阻抗。數字電路正在處于運行時，就會產生很大的尖峰電流或者是脈沖電流，這些電流流經到電路的公共內阻抗時，必然相互間會產生一定的影響，情況嚴重時會使得數字電路的邏輯功能發生混亂，甚至是陷入崩潰狀態。所以數字電路在設計中針對這一情況的處理辦法一般都會使用耦合濾波器去應對，常常會使用10～100 μF范圍之內的大電容器和直流電源再聯合去濾除多余的頻率成分。值得注意的是，還需要將每一集成芯片的電源與地之間接一個0.1 μF的電容器，用來濾除掉開關帶來的噪聲干擾。
5.3 接地和安裝防范
科學的接地和安裝工藝是數字電路設計中比較有效的措施。在實際操作中，可以把信號地和電源地分開出來，將信號地集中到一點，再把這兩者用最短的導線相互連接起來，用來避免大電流流向其他器件的輸入端，進而導致系統的邏輯功能失效。如果電路設計中同時有數字和模擬這兩種器件，也需要將它們分開，再選擇一個符合條件的共同點接地，皆宜消除相互之間的影響。當然也可以設計出數字和模擬兩塊電路板，分別給他們配上直流電源，再把兩者合適的連接起來。在電路板的設計和安裝中，也必須要注意盡量將連線縮短，這就能很大程度的減少接線電容帶來的寄生振蕩。
6 結語
數字處理技術和集成電路技術正在飛速的發展，數字電路也得到了越來越廣泛的運用，像當前的數字電視、數字照相機等產品已經走進了廣大人們生活當中，數字化已經成為了當前科學技術和社會發展的不可逆轉的潮流。數字電路設計組成了諸如數字測量系統、數字通訊系統、數字控制系統等等。隨著科學技術的不斷進步，數字電路的設計帶來的成果和發揮的影響力將會越來越受到重視。
參考文獻
[1] 王華奎.電子電路設計[M].北京：電子工業出版社，2004.
數字電路設計范文第2篇
關鍵詞：數據采集；數字電路設計；分析；研究
從目前多種產品與技術中可以看出，數據采集低分辨率、低速方面的技術已經趨于成熟，并且許多技術在實際操作中也較為容易實現。但在高速數據采集方面仍然存在很多問題，較國際相關方面技術水平還有一定差距，如何將我國的低速數據采集向高速數據采集方面發展，根據分析以下以電路設計作為側重點進行研究。
一、數據采集系統的實現原理
我國目前的數據采集系統實現原理大概分為三個部分，第一個部分主要是對位于前端的數據進行采集和轉換，這部分也可以稱為自然信號的數據轉換和采集。第二個部分屬于功能控制模塊，對固定的芯片內部相關功能進行時間順序上的控制，簡單來說即是使用硬件對數據語言進行描述轉換成實用設計。第三個部分是數據最終儲存的收尾工作，主要是對收集成功的數據進行后續相關處理。
在整個系統進行通電運行過程中，首先通過FPGA芯片內部存在的A/D控制模板分別對相關數據采集芯片進行驅動，并將采集到的數據進行轉換。而A/D控制模板中的芯片在運行一定時間后會將已經轉換完成的數據重新提供給FPGA中的A/D控制模板，接收到整合的數據模板rc端口會立即產生脈沖，這個脈沖屬于上升沿，直接會引起A/D控制模板形成高阻狀態，并借助這樣的高阻態形成另一個脈沖對A/D控制模板中的芯片進行讀管腳方面的選取，最后將以上順序重復循環幾次以幫助所采集的數據一次被儲存在緩沖儲存器中，以完成最終數據采集以及轉換的工作。
二、FPGA芯片組成與x擇
FPGA是是專用集成電路（ASIC）領域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件上電路數有限的缺點。FPGA主要有三大部分組成的：I/0模塊、邏輯功能模塊與用來連接邏輯模塊之間，邏輯模塊與I/O模塊之間的連線。邏輯功能模塊是由查找表（LUT，LookUpTable）和寄存器（Register）組成的。FPGA的特點主要有：采用FPGA設計ASIC電路，用戶不需要投入生產，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA內部有豐富的觸發器和I/O引腳。
FPGA采用高速CHMOS工藝，功耗低，可以與cM0s、TTL電平兼容。CycloneI系列是IFPGA定位與低成本的可編程器件，由Altera的第一代Cyclone系列發展而來。CycloneI通過使用新型的架構I、縮小裸片尺寸，在保證成本優勢的前提下提供了更高的集成度與性能。
CycloneII器件的密度范圍從4608LE和119808bitRAM，到68416LE和l152000bitRAM。CycloneII器件中還含有從13―150個18×18嵌入式乘法器。設計選用ALTERA公司的Cyclone1I系列FPGAEP2C8Q2o8C7來實現，這個系列內的PLI提供了時鐘合成功能，允許內部工作時鐘與輸入時鐘頻率不同，從而保證了輸入時鐘和FPGA時鐘以及SDRAM時鐘之間的零延遲；EP2C8Q208C7具有8256個Les，36個RAMblocks，165888RAMbits，18個內嵌的乘法器，2個PLL，最大可使用182個I/O口，多種程序配置方式等優點。
高速緩存是高速數據采集系統的一個關鍵環節，∫EP2C8Q2o8C7的最高頻率達到25OMHz，165888bit的內部RAM具有獨立的輸入、輸出接口和讀、寫時鐘信號，可以實現同步讀寫操作。內部RAM提供三種狀態指示：Empty、HalfFull、Full，分別代表當前數據存儲的深度，可根據系統的需求對存儲進行設定。
三、前端調理部分
1.緩沖放大電路
需要被檢測的電壓在進入系統中后，最先經過的是電壓跟隨器，電壓跟隨器會根據數據對電壓進行阻抗轉換，而后通過電阻網絡對電壓中的信號進行調整，最后在外部將電壓信號轉變成為與系統更為符合的電壓信號。
2.差分輸入電路
由于采用高速A/D采樣電路，為保證足夠的信號帶寬，要將單端的輸入信號變成差分信號提供給ADC，以減少偶次諧波產生，保證ADC的精度。考慮到上述因素，在前端部分采用了AD公司的AD8138作為緩沖放大器。
四、數據存貯部分
實際數字電路中用到的存儲器有RAM （Random Aeeess Memory），SRAM （Statie RAM），R0 M （Read--only Memory），FIFO（First In First out），SDRAM（Synehronous Dynamic RAM）等。它們的存儲特點不同，各自有不同的用途：RAM和SRAM是隨機存儲，存儲容量小，掉電后數據丟失，按照地址線訪問各單元數據；ROM和EEPROM是固化的掉電數據保護存儲器，存儲容量小，一般用于DSP或專用芯片的程序固化和上電寄存器配置，讀取數據一般為IC總線形式；FIFO是先進先出堆棧存儲，沒有地址線，有半滿、滿、半空、空等標志信號，操作簡單，但是容量很小。異步RAM還可以用作不同數據流的緩沖器，讀和寫時鐘可以不同，可用作“快進慢出”或者“慢進快出”；SDRAM和DDRSDRAM是大容量的動態隨機存儲器，可達到512Mbits，IGbits或者更高，讀寫速度高，支持突發式讀寫，但是控制復雜，需要定時刷新，Precharge激活和關閉操作行。
設計中用到的SDRAM是Cypress公司的CY7C1362V25。它是512Kx18同步的數據流高速緩存。所有的同步輸入在時鐘的上升延被保存到輸入寄存器，所得輸出數據也在時鐘的上升延同步地從輸出寄存器向外輸出。最大時鐘上升訪問延時為3Ins，既支持奔騰處理器的交叉存儲脈沖序列也支持個人臺式機的線性脈沖序列，脈沖可以通過模式管腳進行選擇。對于CY7C1362V25的訪問或者用處理器地址觸發或者控制器地址觸發。
五、時鐘電路部分
時鐘電路的電路構造，它是通過外部的晶振與電容等構成的穩定的時鐘脈沖作為主時鐘脈沖，然后通過FPGA芯片的PLL來提供各種不同的時鐘頻率來達到時序控制功能。外部的主時鐘脈沖通過晶振可以構成穩定的25MHZ的脈沖。
結束語：
從以上設計研究可以看出，目前我國大范圍使用的依然是低速數據采集系統，雖然高速采集系統也存在小范圍的使用，但技術水平仍然處于落后狀態，無法滿足更多的數據采集需求，想要將高速數據采集系統有效升級需要進行技術升級的方面有許多，其中較為重要的技術便是電路設計，優秀的電路設計可以更好的保證系統的穩定性和可靠性，有效促進高速數據采集的發展，在今后的數據采集方面有著重要的現實意義。
參考文獻：
[1]楊靜，鄭恩讓，張玲，馬令坤.基于FPGA的FFT處理器設計與實現[J].化工自動化及儀表，2010（03）
[2]王大磊，王斌.基于PCI Express總線的數據處理與傳輸卡的設計與實現[J].信息工程大學學報，2010（02
[3]張明利.基于FPGA的高速數據采集與記錄系統的研究與實現[D].南京郵電大學，2013
數字電路設計范文第3篇
關鍵詞：計算機 高速數字 電路設計技術
中圖分類號：TN79 文獻標識碼：A 文章編號：1007-9416（2015）12-0000-00
1引言
高速數字電路的含義是通過電路，高速變化信號出現電熔以及電感等性狀，計算機高速數字電路涉及兩方面的技術，分別是計算機技術以及電子技術，優化了電路的所有參數，保證高速數字電路系統可以正常的運行。在進行高速數字電路設計時，最為關鍵的是合理搭配各個元件，這樣才有利于電路信號以及相關元器件的穩定運行。
2影響計算機高速數字電路設計技術的問題
2.1 來自于信號線之間距離
高速數字電路設計技術的出現，對于計算機電子技術來講，是一個很大的進步。不過目前這種技術還不成熟，還有很多弊端。舉個例子，信號線之間的距離也對其帶來一定的影響，通常來說，印刷版電路的密度越大，信號線之間的距離就會變小，同時，還會增加電磁耦合度，如果沒有充分注意到這個問題，就會導致信號之間相互干擾，而且這種現象會越發的嚴重。
2.2 阻抗不能匹配
對于信號傳輸線來說，最主要的就是阻抗，但是目前在進行高速數字電路設計時，阻抗不能匹配的情況時有發生，這會引起反射噪聲的出現，從而影響到信號的完整性。
2.3 來自于電源平面之間電感以及電阻方面的因素
具體來講，計算機高速數字化電路設計技術就是結合具體條件，通過電子技術完成設計，在很大的范圍內得到了推廣。目前，在進行計算機高速數字電路設計時，因為電源平面之間是有電感以及電阻存在的，如果同時進行所有的電路輸出，就會在電路上形成巨大的瞬間電流，影響到電源線電壓以及極端級的電路地線，嚴重時還會造成波動。
3深入探討計算機高速數字電路技術
3.1 通過科學的設計保證完整的計算機高速數字電路信號
我們經過上面的分析已經知道，目前，在進行計算機高速數字電路設計時，因為存在阻抗之間的不匹配，會造成電路信號的不完整，所以，要科學的設計計算機高速數字電路技術，最大程度保證完整傳輸電路信號。有關這個問題可以從兩個方面進行研究，首先，研究不同種類電路之間電路信號傳輸的干擾現象，換句話來說，就是上面所說的干擾以及反射的現象。其次，我們還要研究不同種類信號在進行傳輸時，給電路信號網帶來的影響。計算機高速數字電路處于正常運行狀態時，因為阻抗不能匹配，傳輸的電路信號并不是很完整，此外，計算機高速數字電路在運行當中，是無法控制好阻抗的，阻抗有時過大，有時過小，這會影響到電路信號的波形，最終造成計算機高速電路不能傳輸完整的信號。為了解決這個問題，我們必須要進一步研究計算機高速數字電路技術，按照一般的規律，高速數字電路設計是無法讓臨街阻抗符合電路的，這就要改進計算機高速數字電路設計技術，確保系統是過阻抗的情況，這種方式可以解決由于阻抗的不匹配，造成計算機高速數字電路不能傳輸完整信號的問題，最大程度減少由于阻抗過大或者過小所帶來的負面作用。
3.2 科學設計高速數字電路電源
計算機高速數字電路技術是離不開電源的，可以說，電源是包含在計算機高速數字電路技術之內的，我們通過上面的分析已經了解到，在進行計算機高速數字電路設計時，因為電源平面之間電感以及電阻帶來的影響，電源在運行時，會產生過電壓的現象，簡單來說，就是干擾到電源的波形，無法保證計算機高速數字電路安全穩定的運行。按照理論來講，在進行高速數字電路設計時，如果電源系統是沒有阻抗的，電路設計就會進行的非常順利，在這種情況下，信號回路就不容易消耗到阻抗，系統當中，每個點都會保持一種長期穩定的態勢。但是這只不過是一種假設的理想狀態，在現實當中，是不可能存在的，為了保證計算機高速數字電路系統的正常運行，就不能忽略電源的電感以及電阻帶來的影響，為了將這種影響控制在最低的程序，需要我們采取科學的手段。我們考察目前計算機高速數字電路系統所用的電源材料可知，對于電路系統來說，大部分都是利用銅質材料的，但是根據電源系統的具體情況，銅質材料是不符合計算機高速數字電路電源的材質要求的，這會影響到計算機高速數字電路系統的正常運行。面對這種情況，我們要從多角度對各個影響因素進行探究，比如可以在電路中應用樓電容，這種方式有利于減少電源面的電感以及電阻所帶來的影響，最終保證計算機高速數字電路系統可以長久穩定的運行。
4結語
總的來說，隨著中國社會經濟發展越來越快，推動了電子技術的不斷進步，也催生了很多新的技術，就如文章所闡述的計算機高速數字電路設計技術，其就建立在電子技術的基礎之上，通過科學設計而實現的，并且應用于各個行業，取得了顯著的效果。文章深入分析了計算機高速數字電路設計技術，在結合筆者自身的實踐經驗，此外，還有對于計算機高速數字電路技術的初步認識，詳細的闡述了計算機高速數字電路設計技術的相關影響因素，并且提出了具有針對性的完善手段，主旨在于通過上述的分析，可以將計算機高速數字電路系統的應有作用發揮出來，繁榮電子產品市場，并且成為同行的一種借鑒。
參考文獻
[1] 蔡葉芳，田澤，邵剛 等.一種高速數模混合倒裝芯片協同仿真技術研究[J].計算機技術與發展，2015（06）.
數字電路設計范文第4篇
關鍵詞：LED路燈 光伏 充電樁 綜合
中圖分類號：TM614 文獻標識碼：A 文章編號：1007-9416（2015）04-0145-01
1 引言
安裝獨立的充電樁需要建樁破路，不僅涉及到多個部門，面臨用地貴、征地難的問題，還涉及到電線設施鋪設、充電樁安裝施工、設置固定停車位等環節是一樁不小的土木工程。而利用路燈節能改造開發路燈充電樁則可以有效地規避這些問題。
2 總體設計方案
在進行路燈改造時，利用光伏發電得到標準的直流電源，為 LED路燈進行直流供電，與此同時在LED路燈支架中設計一個直流充電樁設備，實現對電動汽車的充放電。系統總體框圖如圖1所示。
2.1 光伏發電設備的設計
在進行光伏發電設備的設計時，考慮到用電的安全性，我們單個升壓電源模塊采用低壓供電的方式，其輸出電壓保證在36V，并且為了保證其能達到大功率輸出的目的，輸出端采用并聯結構與串聯結構混合的方式，原理框圖如圖2所示。
對于圖2中的升壓電源，我們用單片式的結構，所用的芯片是XL6009。其電路圖如圖3所示。
XL6009的5腳為電壓反饋端，其可以保證輸出電壓的穩定性，其中輸出電壓的表達式為：
（1）
由（1）式可知，只要調節R2與R1的比值便可使輸出電壓達到36V，在本文中取R1=28K，R2=1K。
值得注意的是，在本文中為保證光伏發電設備可以有足夠的輸出功率，輸出端采用了用多個升壓電源并聯與串聯結合輸出的結構。其中，單個升壓電源輸入電壓與輸出電壓在空載時的測試數據如下表1：
由表1可知：當輸入電壓變化是，輸出電壓基本保持不變，該升壓電路具有良好的電壓穩定能力。
2.2 路燈照明電路的設計
其設計過程主要包括：變壓器的設計、恒流反饋電路的設計。對于變壓器的設計，它作為驅動電源的核心部件，主要與驅動電源的功率、工作頻率、占空比、輸出電流等息息相關。設計變壓器時，就是選取一個合適的參數，使得電源的效率最高，發熱最小。在本文中，考慮到輸入電壓為300～400V，輸出電流為2A，輸出功率為100W，我們利用查表法選擇變壓器的型號為EE35（材質為PC40）[1]，再結合相關的計算公式及后續的調試，最終取原邊線圈匝數為，次邊線圈匝數為，輔助線圈匝數為，氣隙取0，31mm初級線圈采用0，4mm的漆包線，次級和輔助采用0，3mm的漆包線。對于恒流反饋電路的設計，如圖4所示，我們選用型號為 LM358 的運算放大器，V2主要是給運算放大器和穩壓二極管 Z1進行供電[2]。同時V2經過分壓后提供一個基準電壓，接入到運算放大器的正向輸入端，通過改變基準電壓便可改變輸出電流，由于本文需要輸出2A的電流，故取此基準電壓為0，1V。
其總體電路圖如圖4所示。
2.3 充電樁的設計
考慮到光伏發電設備提供的是直流電，故在本文中涉及的充電樁為直流充電樁，其工作原理為：將光伏發電設備提供的直流電直接提供給IGBT橋，控制器通過控制IGBT橋將直流電壓轉換為脈寬調制的交流電壓，接著，經脈寬調制的交流電壓通過高頻變壓器隔離，最后經過整流濾波后給電池組充電。其原理框圖如圖5所示。
3 PCB設計
對于PCB設計主要注意以下幾點[3]。
（1）對于升壓電源部分，其電壓輸入端到XL6009的電源和地端，應使用單點接地，減小電磁干擾。（2）對于電路中有大電流經過的部分應盡量減小其閉環回路的面積，且走線要寬。（3）對于有高電壓的接觸點，要加大接觸點的面積。（4）對于發熱量大的器件，應放置在PCB板的邊緣，加強其散熱功能。
4 結語
本文提供了一種帶充電樁的LED路燈設計方案。經測試，該方案可對100W的LED路燈進行照明，且隨著光伏發電設備的增多，整個供電網絡能提供的最大功率也線性地增加。
參考文獻
[1]趙同賀，開關電源與LED照明的設計計算精選[M]，北京：機械工業出版社，2013（8）：20-21，
數字電路設計范文第5篇
關鍵詞：數字電路 PLC 四路搶答器 設計 對比
中圖分類號：TN99 文獻標識碼：A 文章編號：1007-9416（2013）02-0145-02
社會經濟發展不僅為人們的生活生產提供了必要的物質資源，而且還為不斷豐富人們的精神生活創造了良好條件，文體、競賽等娛樂活動在充實人們的精神生活方面發揮了重要作用，而在競賽等娛樂活動中的搶答環節，如何實現公正、直觀且準確的搶答判斷是參與這一項活動的重點。在科學技術的不斷進步與發展支持下，應用搶答器來輔助競賽搶答活動，能有效提高活動中搶答判斷的公正性與準確性，所以對搶答器的設計與制作受到越來越多的重視。本文中對基于數字電路所設計的四路搶答器以及基于PLC所涉及的四路搶答器進行分析，并對這兩種不同設計進行比較分析，為四路搶答器的優化設計與制作提供些許幫助。
1 基于數字電路的四路搶答器設計
通過數字電路所實現的四路搶答器設計的重點，主要是電路原理及功能實現：
1.1 電路原理
在進行基于數字電路的四路搶答器設計中的電路設計時，可將電路分為搶答控制、譯碼驅動顯示及發聲部分這幾個功能模塊進行設計。
圖1所示為基于數字電路的四路搶答器設計中的電路原理框圖，如圖所示，主持人在搶答前按下復位按鈕R后，會有低電平于RS觸發器的Q輸出端輸出， LED數碼管未有顯示，而此時的CD4511工作狀態為消隱，蜂鳴器不發出聲響，且多諧振蕩器沒有震蕩情況產生。而在搶答活動開始時，首位按下按鈕的選手所輸入的高電平經編碼電路會在輸入至CD4511前編成對應的8421BCD碼，而RS觸發器的S輸入端與Q輸出端流經的為高電平，CD5411則將譯碼輸出鎖存，讓LED數碼管的顯示始終保持在首位選手的編號顯示狀態下，同時又NE555定時器組成的多諧振蕩器會有振蕩產生，而蜂鳴器也有聲響發出。為了確保搶答器的公正準確，降低搶答狀況同時出現的幾率，需要首位選手在按下搶答按鈕的同時完成電路鎖存，因此有較高的電路工作速度要求。
上圖所示中4—4線編碼，可用于將搶答時的四路搶答輸入信號編成相對應的8421BCD碼，若是在同一時刻出現多人搶答狀況，則此次搶答視為無效。而顯示器則是由七段共陰極LED數碼管來構成。圖中RS觸發器是由非門CD4001或是CMOS集成所構成，經由RS觸發器輸入的高電平視為有效。門電路或是說四輸入由電阻R1、R2、R3及R4與二極管VD3、VD4，VD5及VD6組成實現，而CD4511譯碼輸出在加到數碼管相應陽極前，需先實現220～330Ω電阻限流。
1.2 功能實現
所設計的搶答器可供四名選手參賽，按順序分別有各自的編號與控制按鈕，可實現搶答信號的輸入，同時還有一個供主持人控制的搶答控制開關與系統清零開關，即主持人按下搶答控制開關為允許搶答，而按下系統清零開關時搶答電流清零。搶答器的另一功能為數據鎖存，同時可通過LED數碼管將鎖存數據顯示出來，除非由主持人將數據清零。若是已有搶答信號輸入并已顯示出信號輸入對應的編號號碼時，其他任何按鈕按下時的搶答信號輸入均為無效，并且指示燈仍然持續在首開關按下時的狀態。另外，搶答器的搶答具有定時功能，主持人在按下“開始搶答”按鈕的同時開始計時，定時器的減記同時顯示于顯示器上。若有選手在未允許搶答時的情況下按下搶答鍵則視為犯規，而犯規選手的編號則會同時顯示在顯示器上。而在定時的搶答時間內，選手搶答的具體時間與選手編號會顯示于顯示器上以供判斷，直至主持人將其清零。但若是在搶答時間內沒有選手參與搶答，設定時間一到變化將輸入電路封鎖，以防有選手出現超時后的搶答狀況，而顯示器上會同時顯示時間并閃爍提醒。這些都是基于數字電路來設計的四路搶答器所要實現的基本功能。
2 基于PLC的四路搶答器設計
2.1 PLC概述
PLC可編程控制器是集計算機技術、通訊技術及傳統繼電器控制技術等為一體的新型自動化控制裝置，PLC可編程控制器具有較高的可靠性，不僅通用性好、體積小且使用方便，而且具有運用靈活、易于擴展等優點，已在許多工業控制領域發揮了重要作用。PLC可通過編寫程序來實現定時的邏輯控制，是通過輸入/輸出模擬量與數字量來實現對機械設備的控制的。搶答器的制作與應用場合不斷增加，再加上人們對競賽搶答的公正、準確越來越關注，將PLC的優勢用于搶答器的設計與實現，有效提高搶答活動的準確性與公正性，是搶答器設計與實現的重要突破。應用PLC進行四路搶答器的設計，就是充分考慮到其控制方便、應用靈活等優勢，應用PLC來進行搶答器的搶答方案設計，只需要通過改變輸入PLC的控制程序就可以實現，大大降低了搶答器的設計難度。
2.2 電路原理
PLC基礎上的四路搶答器中，主持人開始與復位按鍵可以由按鍵操作，四個參賽組配置四個搶答按鈕，所以在輸入點的配置上也應該是四個輸入點。對于輸出端而言，采用一個共陰極的七段數碼管對參賽組的序號進行顯示。PLC輸出端直接對七段數碼管進行驅動，占用七個輸出點；再加上一個紅燈、一個綠燈、一個蜂鳴器，總共三個負載，所以該PLC總共需要配置10個輸出點，通過專用通信電纜進行連接。其接線原理如圖2所示。
2.3 PLC設計四路搶答器的功能實現
基于PLC可編程控制器進行四路搶答器的設計中，硬件電路設計較為簡單，PLC的硬件組成部分包括CPU、輸入/輸出單元、編程器、存貯器以及通信接口等。應用PLC進行的四路搶答器設計，搶答控制按鈕可由PLC內部輸入繼電器的常開觸點來實現，而搶答鎖存功能則有中間繼電器觸點來實現，另外七段數碼管顯示與蜂鳴器發聲的驅動可由輸出繼電器線圈來進行。在搶答活動進行時，當首位選手按下搶答按鈕時，會觸發顯示器并顯示出該選手的編號與具體搶答時間，而同時蜂鳴器也發出聲響提醒搶答結果，此時的搶答器已被鎖住，其他選手按下按鈕均為無效，而顯示器仍停留在首位選手按下搶答按鈕的相關信息顯示狀態，直至主持人將數據清零并按下復位按鈕后重新開始下一輪搶答。
3 數字電路和PLC實現四路搶答器設計的比較
通過對兩種設計實現方法的比較可知：（1）基于數字電路進行的四路搶答器設計，是完全在硬件電路邏輯關系的基礎上進行并實現的，首先可通過EWB軟件實現設計的方針與模擬，以有效確定各相關元器件機器有關參數，在通過PROTEL軟件進行對印刷電路板圖的設計仿真，然后根據設計框架進行安裝調試。基于數字電路實現的四路搶答器設計在調試完成后，其電路設計具有較高的可靠性與穩定性，但電路設計方面較為復雜，并且也有一定的調試難度。（2）可編程控制器PLC本身具有高可靠性，且抗干擾能力較強，并具有完善的使用功能，而且設計安裝相當簡便，編程也較為簡單，應用起來也靈活方便，在許多工業生產控制領域都得以廣泛應用并發揮重要作用。而應用PLC可編程控制器實現的四路搶答器的設計，充分應用了PLC強大的軟件編程功能，通過軟件來實現所設計四路搶答器的功能，大大降低了安裝調試方面的難度，因此對硬件設計方面的要求較低，只是通過簡單設計就能實現。（3）基于數字電路與PLC實現的四路搶答器的設計，還有一個較大的區別，即若是需要增加一路或是多路搶答，通過數字電路設計的四路搶答器改動幅度較大，尤其是要增加輸入電路，而電路改動本身就是一個較為困難的工作，再加上電路設計復雜，改動難度相當大。但若是對基于PLC實現的四路搶答器設計進行改動，其電路改動就要簡單的多，只需要通過增加一個或是多個中間繼電器與輸入點就可以實現，而且再加上PLC可編程控制器軟件編程的本身程序改動也相當簡單，大大降低了四路搶答器的改動難度。
4 結語
綜上所述可知，基于數字電路而設計的四路搶答器，具有較高的可靠性與穩定性，但其電路設計較為復雜，而且也有較高的調試難度，而基于PLC可編程控制器所設計的四路搶答器不僅有較高的可靠性，而且抗干擾能力也較強，另外設計安裝與編程較為簡便，還有功能完善、使用便利等優點，調試也極其簡便。因此，通過這兩種四路搶答器的設計比較，可以為利用更加合理適當、可靠有效的設計方法來實現搶答器設計優化提供一些信息。
參考文獻
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